Viterbi kod çözücünün güç etkin mimari tasarımı ve FPGA gerçeklemesi

Basit Öğe Kaydı
dc.contributor.advisorÇekli, Serap
dc.contributor.authorÖzbay, Burcu
dc.date.accessioned2024-07-12T22:24:09Z
dc.date.available2024-07-12T22:24:09Z
dc.date.issued2017en_US
dc.date.submitted2017en_US
dc.departmentEnstitüler, Lisansüstü Eğitim Enstitüsü, Bilgisayar Mühendisliği Ana Bilim Dalıen_US
dc.description.abstractBu tez çalışmasında Viterbi Kod Çözücü ve güç etkin Viterbi Kod Çözücü’nün mimari tasarımı ve FPGA üzerinde gerçeklemesi hedeflenmiştir. Bir Viterbi Kod Çözme Sistemi, Katlamalı kodlayıcı ve Viterbi Kod Çözücü’den oluşmaktadır. Katlamalı kodlayıcının giriş serisinden ürettiği kod kelimeleri gürültülü bir iletişim kanalından geçerek kod çözücüye ulaşmaktadır. Ancak kanaldaki bu gürültüden dolayı kodda bozulmalar meydana gelebilir. Viterbi Kod Çözücü, en büyük olabilirlik temelli çalışan Viterbi Algoritması’nı kullanarak, gelen bozulmuş veriden, asıl mesajı en iyi şekilde arındırmakta ve giriş mesajını çözmektedir. Bir Viterbi Kod Çözücü, Dal Ölçütleri Birimi (BMU), Ekleme Karşılaştırma Seçme Birimi (ACSU) Yol Ölçütleri Birimi (PMU) ve Hayatta Kalan Yol Bellek Birimi (SPMU) olmak üzere dört temel birimden oluşmaktadır. Bu birimlerin içerisinde her saat darbesinde yenilenen karmaşık hesaplamalar yapılmaktadır. Bu tez çalışmasında bu karmaşıklığın azaltılması amaçlanarak, güç ve alan kullanımı bakımından verimli bir kod çözücü mimari tasarımı hedeflenmiştir. Öncelikle klasik bir sert karar Viterbi Kod Çözücü’nün büyük ölçekli tümdevre (VLSI) gerçeklemesi için bir mimari tasarım sunulmuştur. Bu mimari üzerinden daha az karmaşıklıkla bir tasarım yapılarak kod çözücü güç verimli olacak şekilde iyileştirilmeye çalışılmıştır. Sonuç olarak, bu çalışma kapsamında biri diğerinin güç etkin hali olmak üzere iki tane Viterbi Kod Çözücü mimari tasarımı ve benzetimi, Xilinx ISE Design Suit olarak bilinen tasarım ve benzetim ortamı ve Verilog donanım tanımlama dili kullanılarak yapılmıştır.en_US
dc.description.abstractIn this thesis, it is aimed to architectural design and implementation of Viterbi Decoder and power effective Viterbi Decoder on FPGA. A simple Viterbi decoding system consists of a convolutional encoder and a Viterbi Decoder. The convolutional encoder generates code words from the input message. Then, this code passes through a noisy communication channel to the decoder, however the corruption occurs in the code word due to noise in the channel. The Viterbi Decoder by Viterbi Algorithm based on the maximum likelihood, extracts the original message from the corrupted message and estimates the input messages. The Branch Metric Unit (BMU), Add-Compare-Select Unit (ACSU) Path Metric Unit (PMU) and Survivor Path Memory Unit (SPMU) are the four main units of the Viterbi decoder. In these units, complex calculations are repeated at each every clock cycle. In this thesis, it is focused on design an efficient decoder architecture in terms of power and utilization amount with the aim of reducing this complexity. Therefore, initially VLSI implementation of a classical hard decision Viterbi Decoder’s architectural design is presented. Based on this initial design, a design with less complexity has been improved so that the decoder is power efficient. As a result, two Viterbi Decoder architectural designs and simulations, one of which is power efficient reconfigured are made using the design and simulation environment known as the Xilinx ISE Design Suite and the Verilog hardware description language (Verilog HDL).en_US
dc.identifier.citationÖzbay, B. (2017). Viterbi kod çözücünün güç etkin mimari tasarımı ve FPGA gerçeklemesi / Power efficient viterbi decoder architectural design and FPGA implementation (Yayımlanmamış Yüksek Lisans Tezi). Maltepe Üniversitesi, Fen Bilimleri Enstitüsü, İstanbul.en_US
dc.identifier.urihttps://hdl.handle.net/20.500.12415/11255
dc.institutionauthorÖzbay, Burcuen_US
dc.language.isotren_US
dc.publisherMaltepe Üniversitesi, Fen Bilimleri Enstitüsüen_US
dc.relation.publicationcategoryTezen_US
dc.rightsCC0 1.0 Universal*
dc.rightsinfo:eu-repo/semantics/openAccessen_US
dc.rights.urihttp://creativecommons.org/publicdomain/zero/1.0/*
dc.snmzKT1284en_US
dc.subjectVirterbi kod çözücüen_US
dc.subjectVirterbi kod çözücü tasarımıen_US
dc.subjectFPGAen_US
dc.subjectEn büyük olabilirliken_US
dc.subjectİleri hata düzeltmeen_US
dc.subjectViterbi decoderen_US
dc.subjectViterbi decoder architectureen_US
dc.subjectmaximum likelihooden_US
dc.subjectForward error correctionen_US
dc.titleViterbi kod çözücünün güç etkin mimari tasarımı ve FPGA gerçeklemesien_US
dc.title.alternativePower efficient viterbi decoder architectural design and FPGA implementationen_US
dc.typeMaster Thesisen_US
dspace.entity.typePublication

Dosyalar

Orijinal paket
Listeleniyor 1 - 1 / 1
Küçük Resim
İsim:
Burcu_Özbay_Viterbi_Kod_Çözücünün.pdf
Boyut:
4.12 MB
Biçim:
Adobe Portable Document Format
İndir

Koleksiyon

Lisansüstü Eğitim Enstitüsü Tez Koleksiyonu